En algunas capturas de pantalla vi que las personas tenían módulos VHDL dentro de otro módulo VHDL en la ventana de Orígenes en ISE Project Navigator. Cada vez que intento agregar un nuevo módulo VHDL (usando RMB - > Nueva fuente ...) se crea en el mismo nivel jerárquico que todos los demás módulos VHDL. Supongamos que hago un componente complejo que consiste en algunos componentes simples. ¿Debo adjuntar módulos VHDL que describan componentes más simples bajo el módulo VHDL que describe componentes complejos o todos los módulos deben estar en el mismo nivel de jerarquía? Me pregunto porque el archivo xxx.ucf siempre está debajo del módulo superior.