Así que obtuve 8 errores al compilar este sumador de 4 bits Carry-lookahead. Obtuve el error anterior para los puertos cg y cp en las funciones de macro ADD0-ADD3. Para mi código verifique los adjuntos. Edición: Aquí he copiado el código en:
l...
Así que simplemente me estoy mojando los pies con los CPLD, de hecho, programé un chip por primera vez con éxito por primera vez la noche anterior (el éxito lo programé con el programa correcto, no el que recuperé, que es lo que creo que hice el...
Este es un seguimiento de mi pregunta anterior .
El código que estaba usando, los conjuntos de pines y los tiempos teóricos para VSYNC y HSYNCH eran correctos.
He utilizado el osciloscopio para ver las señales y he obtenido resultados muy...
Intenté acceder a la memoria FLASH en esta placa de desarrollo DE1, pero no tuve suerte. Estoy usando esto para interactuar con un sistema Super Nintendo, y estoy tratando de leer un pequeño archivo ROM de prueba almacenado en el FLASH. He compr...
Soy nuevo en el mundo FPGA. Me preguntaba si alguien podría decirme el equivalente de Altera del Xilinx Zynq UltraScale + MPSoC?
Estoy buscando comprar una placa de desarrollo pero debe ser de Altera.
Gracias
Tom
Quería probar este sencillo modelo VHDL
library ieee;
use ieee.std_logic_1164.all;
entity my_not is
port(x : in std_logic;
y : out std_logic);
end entity my_not;
architecture rtl of my_not is
begin
y <= not x;
end architecture rtl...
Soy relativamente nuevo en VHDL y se supone que debo usar la arquitectura estructural y Altera Quartus en mis tareas. Pero, me he dado cuenta de que la biblioteca Unisim no es compatible con Altera Quartus, por lo que cuando trato de usar compon...
Tengo varios módulos simples (Verilog) escritos e incluidos en mi archivo de proyecto de Quartus.
Digamos que cada módulo de este tipo recibe una entrada de 8 bits, incrementa el valor y genera el nuevo valor.
Dependiendo de mis requisitos...
Tengo un diseño en Quartus que incluye un módulo RAM (en chip) que se creó utilizando el mega wizard de Altera. El asistente me advierte que para simular necesito incluir el archivo altera_mf .
Cuando cargo mi diseño en Modelsim y trato...
Quiero implementar una interfaz de memoria en VHDL entre un FPGA y un procesador. La dirección / bus de datos es un bus multiplexado de 16 bits con un ALE, protección contra escritura y BusWait. De acuerdo con el NVIDIA Manual de referencia téc...