He probado mi ALU en la simulación funcional y obtengo las formas de onda correctas. Sin embargo, estoy confundido acerca de cómo interpretar las simulaciones de tiempo.
¿Qué causa las ondulaciones en el carry_out y las señales de cero? Ademá...
¿Cuál es la interpretación correcta entre estas dos líneas:
cable [2: 0] w = SW [17:15] = {SW [17], SW [16], SW [15]}
cable [2: 0] w = SW [17:15] = {SW [15], SW [16], SW [17]}
Cuando llame a w [0], ¿obtendré SW [15] o SW [17]? Esto me e...
a) ¿Debo aprender VHDL o Verilog? ¿Uno sobresale en alguna área mientras que el otro se ajusta mejor a otra área?
Para una "lógica de pegamento" simple, dice, de 5 a 30 chips TTL equivalentes, ¿cuál es mejor?
b) El primer ejercicio de apre...
Hace poco compré una placa Altera FPGA Cyclone II fuera de eBay, dice BAIXUN en la pantalla LCD. No vino con ninguna documentación. Estoy tratando de programar la placa FPGA, pero no tengo idea de en qué ubicación de los pines se encuentran mis...
Soy principiante en Altera DE2-115. Me piden que haga un proyecto usando el lenguaje Verilog. Mi idea fue conectar un sensor infrarrojo y si se corta con algo, se inicia un zumbador.
El infra tiene 3 conexiones: tierra, vcc, señal
y el zum...
Solía trabajar como desarrollador web e hice la misma parte del proyecto durante varias décadas: asegurarme de que nuestros caracteres escandinavos åäöÅÄÖ ... funcionen. Era factible y funcionó, básicamente configurando todo en utf-8.
Ahora m...
Tengo una placa Altera DE2 que genera un reloj de 50 MHz y estoy tratando de escribir un módulo verilog que pueda reducirlo a 1 Hz. ¿Cómo puedo hacer esto?