Estoy trabajando en una nueva iteración de un diseño anterior que requería un dominio de reloj que cruce el FIFO y un decodificador Viterbi. Ambos de estos son Altera IP.
Al armar un banco de pruebas, noté que la salida del decodificador Vite...
por alguna razón no puedo usar el puerto serie en mi FPGA. He hecho muchos intentos y claramente estoy haciendo algo mal.
Mi intento es construir un sistema "nios2 + onchip memory + uart" utilizando el diseñador de plataforma. Una vez que lo...
He escrito un banco de pruebas VHDL para probar un diseño Verilog. Un módulo Verilog de nivel inferior crea una instancia de algunos FIFO a través de Altera Megawizard. El código FIFO leído está debajo:
// synopsys translate_off
'timescale 1 p...
Estoy intentando iniciar la simulación de nivel de puerta para un proyecto de muestra y obtengo este error:
No se encuentra el archivo D: /Projects/Temp/DE10_Nano_OCRAM_LT24_Painter/simulation/modelsim/DE10_Nano_OCRAM_LT24_Painter.sft.
E...
Estoy usando un código UART vhdl FPGA para enviar 16 bits de datos con un bit de inicio 1, 1 bits de parada e incluso un bit de paridad. Necesito verificar si los paquetes de 16 bits enviados se reciben correctamente usando un software de termin...
Se recomienda que las entradas y la salida del LPM_MULT se registren. Esto permitirá alcanzar la frecuencia más alta para el diseño, aunque introducirá la latencia.
Con una latencia de 0, no hay entrada de reloj para LPM_MULT. Sin embargo, ag...
He estado tratando de hacer algunos efectos de audio simples utilizando DE1 Altera FPGA, usando Verilog HDL.
Lo primero que quise hacer es eliminar el ruido de la entrada promediando las últimas 2 ^ N entradas. Esto solo parece estar agregando r...
simular este circuito : esquema creado usando CircuitLab
Supongamos que tenemos lo mismo aquí. La lógica detrás de esto es muy simple. Durante el arranque de la MCU, comprueba los pines CONF1 y CONF2 en busca de datos (LOW o HIGH) y co...
Tengo una interfaz IO en paralelo de 32 bits (PIO) definida en un procesador NIOS II. Es para un conector de 32 pines en una placa.
He creado una instancia del NIOS en un módulo de nivel superior de verilog denominado test a continuaci...
Tengo una interfaz IO en paralelo de 32 bits (PIO) definida en un procesador NIOS II. Es para un conector de 32 pines en una placa.
He creado una instancia del NIOS en un módulo de nivel superior de verilog denominado test a continuaci...