Este es un seguimiento de mi pregunta anterior .
El código que estaba usando, los conjuntos de pines y los tiempos teóricos para VSYNC y HSYNCH eran correctos.
He utilizado el osciloscopio para ver las señales y he obtenido resultados muy extraños que no puedo explicar o corregir.
Las señales generadas cuando se muestran en uno de los pines GPIO y se muestran en el alcance tienen el ciclo de trabajo, la frecuencia y la amplitud correctas.
Si si envío las mismas señales a las salidas VGA y mido el voltaje en los pines reales del VGA obtengo resultados muy diferentes.
VSYNC muestra exactamente lo mismo que en el GPIO, mientras que HSYNC tiene un pulso que está alrededor de 0.33 V y su ciclo de frecuencia y servicio coincide con el de VSYNC.
Creo que esto es muy interesante, ya que VSYNC se deriva de HSYNC, pero VSYNC es correcto, mientras que HSYNC está distorsionado.
Estoy empezando a pensar que la placa FPGA es defectuosa, en lugar de ser una falla debido a mi diseño, ya que ni siquiera sabía que puede conducir una señal a 0,33 V sin querer.
Mi consulta es, ¿alguien ha tenido un problema similar o sabe cómo puede ser posible solucionarlo desde la ventana del quartus o debería simplemente volcar el tablero?
saludos