Tengo un FPGA con un paquete VQFP, y necesito doblar algunos pines hacia atrás y soldarlos a mano en un cable de calibre fino. ¿Es probable que esto dañe el dispositivo?
Tengo un proyecto que requiere salida led. En este momento estoy usando los leds integrados, pero me gustaría usar 6 LED externos en su lugar.
¿Qué pines IO debo usar y cómo se debe hacer?
Supongo que es tan simple como encontrar seis puer...
Quiero crear algo como UM232H-B Breakout Module . Esta configuración utiliza un FT232H, para convertir usb a serie / paralelo. No sé si funciona con el cable de programación de puerto paralelo FPGA o no.
¿Es posible usar esta configuración e...
En VHDL, ¿cómo puedo obtener una frecuencia de reloj de 40 MHz si mi reloj interno es de 50 MHz? Sé cómo dividir la frecuencia por números enteros, pero este caso se está dividiendo por 1.25. Estoy usando esto para VGA, así que creo que es impor...
En mi proyecto FPGA utilizo la megafunción PCIe de Quartus II. La cantidad de mensajes de advertencia que este módulo de la biblioteca de Altera me confunde.
¿Hay alguna forma de que Quartus II suprima todos los mensajes de advertencia genera...
Estoy acostumbrado a escribir el siguiente proceso que reaccionará en el borde ascendente de CLK (secuencia de comandos 1):
X: PROCESS(CLK)
BEGIN
IF RISING_EDGE(CLK) THEN OUTPUT <= CLK AND VAR;
ELSE NULL;
END IF;
END PROCESS X;...
Tengo un FPGA Spartan 3 para implementar un tipo específico de modulación digital. Leí la señal de salida por UART y RS232 pero la velocidad es demasiado lenta para seguir las señales de alta frecuencia.
Se sugirió que podía leer la salida us...
Aquí adjunté las redes enrutadas para este programa HDL de verilog a continuación con el módulo de instancia DCM. mientras estoy implementando en la placa FPGA XC3S50AN usando el paquete de diseño ISE12.3 clk2x & las salidas bloqueadas no pr...
El bucle de retardo bloqueado se usa para alinear el reloj en circuitos integrados. En el IC no hay flip flops y otros dispositivos. Quiero saber cómo la DLL alinea el número de relojes que van a diferentes flip flops.
Lo siento por el inglés...
Recientemente completé un diseño de tarjeta de línea PCI-E Gen 1.0. La tarjeta de línea consistió en 4 FPGAs de Spartan 6 compartiendo un reloj de referencia PCIE. Al principio del diseño, se tomó la decisión de utilizar únicamente el reloj de r...