He creado un generador de ram de bloque (ROM de un solo puerto) en vivado usando un archivo coe en verilog. Soy capaz de leer los valores uno por vez utilizando una instrucción continua (capaz de crear una instancia del bloque ROM una vez por pu...
Hice un controlador UART en VHDL (transmisor, receptor y FIFO para cada componente) y me gustaría enviar / recibir 128 bits de datos.
¿Hay algo que me impida implementar un FIFO de 128 bits y enviar / recibir tramas UART de 130 bits? O deberí...
Estoy trabajando en un proyecto FPGA donde una CPU host escribe una tabla de consulta de 10,240 x 16 bits en la lógica FPGA. Para implementar esto, he utilizado memoria en chip para almacenar los valores y leerlos cuando esté listo.
Un pulso...
Soy un novato en el mundo de VHDL, pero parece que tengo lo básico.
Cajeros automáticos Estoy trabajando en un proyecto, que me obliga a tomar una entrada binaria de 4 bits (interruptores), leer este valor y convertirlo a valores decimales.
H...
Tengo un diseño que se basa en gran medida en la memoria RAM interna de doble puerto que se encuentra en el FPGA y quiero aprovechar el hecho de que el blockram puede tener valores iniciales de encendido para poblar toda esta memoria con datos a...
Estoy tratando de implementar una red de clasificación paralela. Tengo curiosidad por saber cómo se escribiría una declaración para generar 128 instancias de este circuito de clasificación.
Se supone que ordena 256 números de 8 bits de menor...
Esteesundiagramadebloquesbásicodelainterfazsincrónicadeorigenqueencontréeneldocumentoaltera. Aquí
Así es como se ve la salida síncrona de origen alineado al borde.
Dicenqueelreceptorcambiaráelrelojparacumplirconlosrequisitosdeconfigurac...
Estoy diseñando una PCB que se conecta a un Spartan-6 a través de un conector (placa Opal Kelly XEM). El PCB aloja algunos componentes analógicos que se comunicarán con el FPGA (ADC, DAC). La placa FPGA es completamente autónoma (tiene reloj pro...
En ModelSim, puedo hacer clic en compilar y ModelSim lo compilará rápidamente, alrededor de 1 o 2 segundos.
Pero en Quartus Prime, necesito ejecutar Analysis & Elaboración o Análisis & Síntesis que se ejecuta durante más de 40 segundo...
Estoy trabajando en un diseño de FPGA en el que también tengo que integrar varios núcleos de IP heredados. Utilizo la aserción asíncrona y la des-aserción síncrona para la señal de reinicio maestro en mi diseño.
Observé que algunas de las direc...