En mi experiencia, manejar una red desde dos procesos separados (o siempre bloques) es una mala idea y dará como resultado un error de varios controladores en las herramientas.
Sin embargo, uno de mis conocidos afirma que si las asignaciones...
Considerando las variables a y b como STD_LOGIC_VECTOR (31 DOWNTO 0) tenemos a + b como resultado de 33 bits;
¿Cómo podemos obtener 32 bits de esto?
¿VHDL tiene algo como (a+b)(31 downto 0) o deberíamos a...
Estoy diseñando una cadena de FPGA Xilinx. Hay muchos (por ejemplo, 32 o más) dispositivos con corta distancia (aproximadamente 10 ~ 15 cm) que quiero conectarlos juntos en una cadena.
No estoy seguro de la integridad de las señales TMS y TCK. C...
Así que has terminado tu diseño de FPGA. Lo ha simulado con un extenso banco de pruebas creado por un ingeniero diferente y funciona, evento a velocidad después de que se haya compilado, colocado y enrutado. No hay errores o advertencias de las...
Principiante de FPGA aquí.
Tengo una placa FPGA Basys2 (código i en verilog) y deseo comunicarla con mi PC. Actualmente recibe datos de un dispositivo esclavo y los almacena en un registro de 64 bits. Sin embargo, quiero enviar estos datos a...
Estoy desarrollando un circuito sistólico parametrizado en VHDL, usando genéricos. Exhibe regularidad en 2 dimensiones.
Estoy a punto de sintetizarlo en Xilinx FPGA. Sospecho que vale la pena informar al sintetizador lógico sobre esta regul...
Esta es una pregunta de LabVIEW (Software) FPGA (Hardware), así que no sé si debería publicar aquí o en Stack Overflow.
Tengo un USRP-2953R y quiero lograr un proyecto muy simple. Quiero leer una señal de RF0 / RX1 y enviarla a RF1 / TX1 util...
Tengo una imagen .mif que quiero cifrar en Verilog. Para hacerlo, necesito leer la imagen en el programa y almacenarla en una matriz.
La imagen sería de 160 por 120 y me gustaría almacenarla en un tamaño de 160 * 120 * 3 (se multiplica por 3...
Mis colegas desde hace mucho tiempo han diseñado un FPGA (usando VHDL) para un propósito especial.
Otro colega preparó los escenarios de prueba.
Ahora quieren que pruebe esta placa FPGA siguiendo estos escenarios escritos. El banco de pruebas...
Hace algún tiempo implementé una interfaz GMII para mi núcleo Gigabit Ethernet. Ahora intento hacer lo mismo con el protocolo RGMII . La implementación de referencia de Xilinx usa primitivas IDELAY [| E1 | E2] para ajustar el retardo de entrada...