Preguntas con etiqueta 'fpga'

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¿Cómo convertir de binario a hexadecimal en verilog?

La pregunta necesita una explicación: Supongamos que tengo un valor de 8 bits, digamos 8'b00000001 (1) Supongamos que tengo el módulo de la siguiente manera: module hex_decoder(hex_digit, segments); input [3:0] hex_digit; outpu...
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Pregunta de viabilidad: aceleración gráfica en CPLD / FPGA ... ¿DSP?

Soy un programador nuevo en electrónica. Quería tener una perspectiva de si la lógica programable es factible para permitir que se acelere un algoritmo matemático básico. Queriendo resolver un algoritmo de intersección de rayos (algunas mult...
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¿Necesita algún consejo? ¿Debo usar la función FFT CORDIC o escribir un código para una función FFT? [cerrado]

Actualmente estoy trabajando en el diseño de un filtro en VHDL para un proyecto basado en un FPGA. El filtro requeriría FFT y he escuchado acerca de la función CORDIC FFT pero nunca lo usé, así que no estoy seguro de lo preciso que será. Entonce...
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AXI stream slave

Tengo una pregunta sobre la transferencia de secuencias AXI. En el esclavo de flujo AXI, quiero capturar los datos que vienen a través del AXI_Slave_TDATA y luego procesarlos (por ejemplo, multiplicar cada byte de datos por 2) y luego transferir...
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Habilitar reloj para salida de VHDL para DAC

Tengo un reloj del sistema, me gustaría usar el reloj del sistema para manejar un reloj DAC. Solo deseo enviar el reloj al DAC cuando lo habilite. "Anding" las señales juntas es lo primero que intenté: DAC_CLK <= DAC_SHIFTOUT_EN_H and SY...
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Conducción de puntos (puntos) junto a los dígitos en Terasic DE1

Tengo un T1 Terasic y he importado el archivo de pines del fabricante, que contiene asignaciones de pines para los dígitos HEX. Sin embargo, noté que cada dígito HEX tiene un punto al lado y no puedo encontrar ninguna asignación de pines para es...
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Métodos para la configuración de datos RAM antes del reloj

Soy muy nuevo en diseño digital (mi fondo es software). Estoy tratando de hacer uso de algunos bloques de RAM en un FPGA Xilinx, y quiero saber cuáles son los métodos habituales para configurar las señales de control de RAM w.r.t. el reloj....
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Altera Cyclone IV FPGA y depuración jtag

Todos los días, ¿Existe un método comparable al de la depuración de jtag en un microcontrolador (ATMEGA32) para la familia Cyclone IV de FPGA? Estoy tratando de depurar mi código de Verilog, así que idealmente, solo quiero poder recorrer los cic...
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Construyendo una matriz de 20x20 con monedas de motor vibrador

Actualmente estoy realizando un proyecto que requiere una matriz de 20x20 con motores vibradores tipo moneda. Noestoysegurodecómolograresto.¿Cuáleslamejormaneradeconducirtodoslosmotorestodosjuntos?SiempreycuandoapliquediferentesfrecuenciasPW...
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¿Es necesario que una señal esté en un proceso sincronizado para registrarse (VHDL)?

Entiendo que es una buena práctica registrar los resultados de todos los módulos; entonces quiero hacer eso Sin embargo, no estoy seguro de qué significa exactamente registrar una señal de salida. I.e. ¿Tengo que incluir la señal en un proces...