Me di cuenta de un algoritmo AES-256 que cifra un std_logic_vector de 128 bits (plain_text) con un std_logic_vector de 256 bits (master_key). Hice un banco de pruebas para verificar el comportamiento del proceso de encriptación, y ahora me gusta...
Por favor vea el siguiente código. (En aras de la claridad, es una SerDescripción YCbCr 4: 2: 2 a 4: 4: 4).
always @(posedge clk_54, posedge reset) begin
if (reset)
cntr <= 0;
else if (flag_in)
cntr <= cntr+1;
end
always @(pos...
Estoy tratando de entender el diseño de un chip DDR4 conectado a un FPGA. El esquema siguiente:
Traté de buscar hojas de datos del fabricante de la memoria que explicaran cómo tirar hacia arriba o hacia abajo de los pines que podrían es...
He escrito la descripción RTL de un circuito en VHDL que es jerárquico y estoy usando Altera Quartus II; mi diseño cumple con el tiempo. Había establecido una restricción de frecuencia de reloj de 50MHz (período de 20 ns) usando create_clock por...
Teniendo en cuenta que el FPGA se puede programar con varias corrientes de accionamiento , ¿podemos confiar únicamente en esto para limitar la corriente a través de un diodo LED conectado al pin del FPGA, sin utilizar resistencias en serie? O p...
¿Cómo puedo cambiar todo mi diseño usando ISE (FPGAditor, planear con anticipación, ...) a una nueva ubicación?
No quiero cambios en el enrutamiento, sino cambios solo en la ubicación.
Gracias.
Estoy iniciando un nuevo proyecto independiente, conectado a la red basado en un FPGA. El chip de destino es de la serie Xilinx Zynq UltraScale +.
La arquitectura en la que estoy pensando es:
Toda la pila de red y la lógica de latencia cr...
Primero, debo decir que todavía soy un principiante y que estoy aprendiendo VHDL, por lo que cualquier consejo es de mucha ayuda.
Lo que estoy tratando de hacer es controlar una imagen en un monitor VGA con un FPGA (Cyclone II), usando un arc...
Para una implementación lógica simple de la sincronización de reloj usé BUFGCE. Cuando pasé por los esquemas noté que la lógica se implementa utilizando FDCE. Pero no se usan CE de FDCE. Mi pregunta es por qué BUFGCE no se optimizó utilizando CE...
Estoy tratando de aprender Verilog y FPGA y acabo de comprar mi primer FPGA. Es un iCEstick de celosía.
Viene con un reloj de 12Mhz pero me pregunto si puedo muestrear entradas síncronas con un reloj más rápido que eso. No sé mucho acerca de...