Preguntas con etiqueta 'fpga'

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Herramientas ISE de diseño de Xilinx - Ver bloques de memoria RAM usados

Supongo que es una pregunta bastante fácil pero realmente no pude resolverlo. Hice un diseño con Xilinx ISE Design Tools que usa una tabla de búsqueda que se guarda dentro de BlockRAM. ¿Dónde puedo ver la cantidad de BlockRAM que usé y cuántas s...
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Verilog: Módulo Geneator de reloj lento (1Hz de 50Mhz)

Escribí el módulo generador de reloj, no sé si es verdad pero el problema está en mi módulo de registro. El error es: ERROR: HDLCompilers: 246 - "UpDownCounter.v" línea 74 La referencia al registro escalar 'clk_1Hz' no es un valor de red lega...
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La tarjeta PCIe FPGA más barata para aceleración de software [cerrado]

Esta pregunta está relacionada con una pregunta anterior: FPGA más baratos . He estado buscando una placa FPGA barata con soporte PCI Express 2.0 o 3.x. Dichas placas se pueden conectar a una de las ranuras PCIe compatibles en una placa base...
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verificación FCS de la trama de Ethernet

estoy tratando de transmitir una trama de Ethernet desde fpga a pc. mi marco udp es: constant udp_frameB :frame60:= (x"FF",x"FF",x"FF",x"FF", -- mac dest x"FF",x"FF",x"00",x"00", x"00",x"04",x"14",x"13", -- mac src x"08",x"00",x"45",x"00", --...
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¿Cómo programar una placa de celosía?

Escribí algunas líneas en VHDL y declaré los pines en un archivo lpf para mi placa Lattice MarchX03. Pero ahora quiero flashear el tablero y, sinceramente, la documentación no está muy clara. Entonces obtuve el software Diamond que, según ent...
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Cómo multiplicar el reloj del sistema base usando restricciones .xdc en Vivado

Esta pregunta puede ser ridículamente rudimentaria pero he estado revisando las guías y videos disponibles de Xilinx arrancándome el cabello ... mi el problema es simplemente este: quiero usar el reloj base de 100Mhz en mi tarjeta de DDR nexys4...
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Almacene entradas UART consecutivas para registrarse

He implementado un receptor / transmisor UART (8 bits) en VHDL para usar en un FPGA Digilent Nexys 3. Hasta ahora he logrado leer las entradas en un FIFO, procesar cada byte individualmente y escribir el byte por byte en otro FIFO para su transm...
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VHDL SPI xilinx spartan 3E

No tengo experiencia previa con VHDL y el profesor me da la mayor parte del código. Estoy intentando comunicarme con un acelerómetro ADXL362 utilizando SPI en un Xilinx Sparten 3E. Por lo que puedo entender del esquema RTL del ADXL362, necesi...
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¿Cómo eliminar el error a continuación al realizar la implementación de FPGA de un programa que usa RAM usando el generador de bloques Xilinx?

Escribí un código que usa RAM (creado por el generador de bloques Xilinx). Su tamaño es de 10X10 (100 datos en total). Usé INSTANTIATION como abajo: RAM1 RAM_NAME ( .clka(clka), // input clka .wea(wea), //...
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Spartan 6: ¿Cómo uso mi reloj diferencial?

mi placa de evaluación SP601 viene con un oscilador diferencial de 200 V LVDS de 200 MHz. Hasta ahora, solo he estado usando el reloj de un solo extremo provisto con la placa. Estoy teniendo problemas con la forma de formatear el archivo de rest...