mi placa de evaluación SP601 viene con un oscilador diferencial de 200 V LVDS de 200 MHz. Hasta ahora, solo he estado usando el reloj de un solo extremo provisto con la placa. Estoy teniendo problemas con la forma de formatear el archivo de restricciones del usuario para usar el reloj diferencial. Esto es lo que tengo hasta ahora en mi archivo de restricciones de usuario.
NET "clk_N" LOC = "K16"; ## 5 on U5 EG2121CA, 5 of U20 SI500D (DNP)
NET "clk_P" LOC = "K15"; ## 6 on U5 EG2121CA, 4 of U20 SI500D (DNP)
Lo que tenía antes, cuando usé el reloj de un solo extremo, fue:
NET "clk" LOC = "V10"; ## 5 on X2 USER OSC Socket
NET "clk" TNM_NET = "clk";
TIMESPEC "TS_clk" = PERIOD "clk" 37 ns HIGH 50%;
Además, después de incluir con éxito el reloj en mi archivo de restricciones de usuario, ¿qué cambios debo hacer en mi código para pasar del reloj de una sola punta al reloj diferencial? Originalmente, tengo una señal llamada clk , y disparo el flanco ascendente de esta señal. Ahora que tengo dos señales, el método del flanco ascendente no parece funcionar. ¿Debo hacer una nueva señal que sea clk_1 - clk_2 , donde clk_1 y clk_2 son las dos señales diferenciales? No sé si cambiar la fuente de mi reloj debería afectar la forma en que se escribe el resto de mi código.
Lo que estoy diciendo es que soy nuevo en los FPGA, y tengo una idea de cómo funciona la señalización diferencial en teoría, pero no estoy seguro de cómo funciona en la práctica. Estoy usando VHDL.