FPGA - Entradas síncronas con mayor frecuencia que el reloj de la placa

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Estoy tratando de aprender Verilog y FPGA y acabo de comprar mi primer FPGA. Es un iCEstick de celosía.

Viene con un reloj de 12Mhz pero me pregunto si puedo muestrear entradas síncronas con un reloj más rápido que eso. No sé mucho acerca de los FPGA, pero creo que el reloj a bordo es solo una herramienta que puede usar, pero algunas partes del diseño pueden usar otro reloj externo o ningún reloj. Estoy pensando en contar píxeles en una conexión HDMI, por ejemplo. Podría usar una frecuencia más alta.

Supongo que el tiempo de estabilización y el cambio de las puertas lógicas y de calor podrían limitar las frecuencias de los relojes.

¿Tengo razón acerca de estas cosas? ¿Cómo puedo saber los límites?

Gracias

    
pregunta aalku

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Un vistazo rápido a la hoja de datos por su parte página 3-16 Muestra un reloj de entrada máxima de 133Mhz. Hay dos PLL analógicos y la frecuencia máxima a la que se pueden ejecutar es de 275 MHz, con el búfer del reloj global siendo el mismo máximo de 275 MHz. Las entradas CMOS alcanzan un máximo de 250Mhz y LVDS a 400Mhz.

Ahora, esto no significa que su diseño se ejecutará a 275Mhz. Dependiendo de la complejidad, es posible que solo puedas cerrar el tiempo mucho más bajo que eso o no hacerlo. Pero eso es parte del esfuerzo de diseño que debes resolver.

Ahora, por ejemplo, a 720p 30Hz, creo que es alrededor de un reloj de píxeles de 37.125 MHz. Por lo tanto, los datos llegarán a través de LVDS a aproximadamente 297Mhz sobre LVDS para tres carriles (la parte posterior del sobre podría estar ligeramente apagada aquí). Su reloj HDMI sería la mitad que a 148.5Mhz. Así que podrías contar píxeles con él. A medida que intentes alcanzar resoluciones más altas o velocidades de cuadro, la velocidad del reloj aumentará.

    
respondido por el Some Hardware Guy

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