Estoy diseñando una cadena de FPGA Xilinx. Hay muchos (por ejemplo, 32 o más) dispositivos con corta distancia (aproximadamente 10 ~ 15 cm) que quiero conectarlos juntos en una cadena. No estoy seguro de la integridad de las señales TMS y TCK. Cada dispositivo tiene búferes en JTAG I / Os. ¿Debo usar otros búferes para TMS y TCK en medio de la ruta debido a la gran distancia entre los dispositivos cercanos y lejanos?
Debes leer la documentación relevante de Xilinx; para Spartan-6, que sería UG393 (Spartan-6 FPGA PCB design & guía de planificación de pines ), UG380 (Configuración de Spartan-6), y posiblemente otros. Sin duda, Xilinx tiene documentación similar para sus otras líneas de productos.
Con respecto a su problema particular, hay algunos consejos bastante específicos en esos documentos sobre cómo configurar el reloj JTAG. También recomiendo encarecidamente que utilice una resistencia de terminación en serie (22-100 ohmios) en cada enlace TDO- > TDI, lo más cerca posible del pin TDI.
Creo que no es una buena solución construir una cadena de 32 FPGA. También debe considerar el tiempo para programar / reprogramar 32 FPGA. No conozco la costa, pero quizás pueda agregar varios USB a los conversos JTAG y un USB-Hub a su placa. Otros proveedores emplean un FPGA auxiliar completo para este trabajo.
Las placas de desarrollo Xilinx están equipadas con chips FTDI usb-gpio que pueden hablar gpio, rs232 y lpt. Estos chips se reconfiguran en el momento de detección de conexión en caliente USB con un firmware alternativo para hablar JTAG.
Alternativamente, puede utilizar un PCB programador JTAG de Digilent (JTAG-SMT1). Este PCB montado en superficie viene con controladores y herramientas para las herramientas Digilent Adept y Xilinx, como el impacto o el microscopio.
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