Preguntas con etiqueta 'fpga'

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FPGA CDMA tracking

Considere un transmisor CDMA que use DSSS que esté en movimiento con respecto al receptor (satélite). Supongamos que el código PN está sincronizado con un chip, es decir, que la adquisición se ha completado. ¿Cómo se implementa el seguimiento de...
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¿Cuál es la forma correcta de almacenar datos en un buffer de cuadros?

Estoy tratando de planear un proyecto de procesador de gráficos que solo generará líneas. Utilizará el algoritmo de línea de bresenhmam. Después de leer el algoritmo, tiene sentido cómo funciona el cálculo de las ubicaciones de píxeles que forma...
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simulación Verilog VGA

Soy nuevo en el desarrollo de FPGA y en verilog y actualmente estoy trabajando en un proyecto que involucra el envío de material a la pantalla a través del puerto VGA. Solo tengo acceso a la placa FPGA real cuando estoy en clase, pero también me...
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alias de señal para Altera SignalTap

En mi experiencia, algunas señales desaparecen de los posibles nodos de SignalTap debido a la optimización. Quería crear alias para varias señales e intenté usar noprune para que estén disponibles en SignalTap, pero no las vi en ninguna categ...
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Configuración de Altera FPGA usando Flash

Durante mi diseño de PCB actual con Altera FPGA, me di cuenta de que los dispositivos Altera EPCS deben usarse para la configuración de FPGA. Después de una investigación adicional, me di cuenta de que el mismo trabajo también puede ser realizad...
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Xilinx programando FPGA desde SPI Flash sin JTAG

Estoy tratando de poder configurar mi FPGA cargando la configuración en la memoria flash. Soy capaz de escribir en el flash SPI a través de una interfaz Ethernet, por lo que creo que sería posible escribir el flujo de bits en el flash a través d...
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Implementación de NIOS Softcore junto con módulos HDL en Aletra Cyclone IVGX

Mi pregunta no está en ' cómo puede ' sino en ' si puede '. Así que creo que las personas con suficiente experiencia en cualquier familia de FPGA podrían ayudarme aquí. Declaración de problema : necesito modelar un sistema de control muy bás...
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Vivado: sub módulo de diseño de bloques

Estoy trabajando en un proyecto de procesamiento de video con Vivado 2015.2 en un dispositivo Zynq. El diseño de mi bloque comienza a volverse enorme y difícil de leer. Como varias veces he implementado la misma línea de tuberías, me gustaría...
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Inferir el uso del bloque RAM con FIFO

Estoy intentando inferir el uso de un bloque de RAM de mi FPGA, pero no entiendo cuáles son las sugerencias necesarias. Utilizo Synplify Pro como mi herramienta de síntesis. Si no me equivoco, esta es una memoria RAM sincrónica de doble puerto q...
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No puedo encontrar más documentación sobre Spartan3E IO

Estoy tratando de encontrar más detalles sobre los recursos de IO para un Spartan 3E. Al usar ISE, cuando abro PlanAhead para mirar el plano de planta, veo muchos nombres, organizaciones y acrónimos que no entiendo. He leído las secciones IOB...