Estoy trabajando en un diseño de FPGA en el que también tengo que integrar varios núcleos de IP heredados. Utilizo la aserción asíncrona y la des-aserción síncrona para la señal de reinicio maestro en mi diseño.
Observé que algunas de las direcciones IP que obtuve usan restablecimientos sincrónicos mientras que los otros usan restablecimientos asíncronos.
¿Esto creará algún problema durante la implementación del diseño?
¿Tengo que modificar las direcciones IP para usar un método de restablecimiento común o puedo ignorar esto? (Tengo algunas restricciones para modificar algunas de las direcciones IP)