Recientemente completé un diseño de tarjeta de línea PCI-E Gen 1.0. La tarjeta de línea consistió en 4 FPGAs de Spartan 6 compartiendo un reloj de referencia PCIE. Al principio del diseño, se tomó la decisión de utilizar únicamente el reloj de referencia PCIE para sincronizar toda la lógica interna de este reloj de referencia PCIE y, por lo tanto, no se usó el cristal de a bordo. Los FPGA se conectan a un grupo de servos en el otro lado de la interfaz 10 / 100MBS y los FPGA utilizan el DCM para dividir el reloj de referencia PCIE a 25MHz y se usan para la interfaz MII y PHY. Hubo una gran cantidad de errores válidos en Recibir datos en la interfaz PHY que se atribuyeron al reloj de referencia de PCIE y su fluctuación de fase inherente de 30 KHz a 33 KHz (modulación de espectro ensanchado). Decidimos desactivar la función SSC en el software host y dejamos de ver el error de recepción y las cosas volvieron a la normalidad. Quería preguntar y ver si otros tenían una experiencia diferente al usar el reloj PCIE-ref para sincronizar toda la lógica FPGA, incluida la interfaz PHY de 25MHz. Tenía la impresión de que el DCM de la FPGA limpiaría el reloj de referencia de PCI después de ingresar a la macro dura de PCIE MGT antes de dividirse. Este es mi primer diseño de FPGA y, por lo tanto, agradecería cierta información.