Estoy cargando la imagen de mi Spartan 6 y parece que no puede ir al último paso del proceso: la "Secuencia de inicio". Después de cargar el byte a byte de la imagen y agregar mucho de ciclos de reloj adicionales al final, el registro de estad...
Tengo un DAC conectado a un FPGA, que no puedo obtener trabajar. El FPGA, en un bucle, envía el valor máximo a los pines de datos y se reduce gradualmente a 0.
He comprobado con un alcance que los pines de datos están cambiando como se espe...
Tengo algunos dispositivos Blackberry con funcionalidad GPS integrada. Dado que la tarjeta SIM ya no está activada, ¿es posible utilizar este dispositivo como una unidad de GPS de segunda mano?
Mi pensamiento es que puedo comunicarme con él a...
He estado haciendo una pregunta similar que recibió algunos votos a la baja, así que estoy reformulando mi tarea (espero que esta le dé más claridad).
Estoy planeando establecer una conexión serie de alta velocidad (dúplex completo de 3 Gpbs)...
Estoy intentando conectar uno de mis bloques VHDL a un bloque generado por Xilinx (una memoria RAM de doble puerto).
El problema es que la habilitación de escritura de la RAM se define como un std_logic_vector (de 0 a 0) en lugar de un std_lo...
Como prefacio, hay ciertos estilos de codificación utilizados en VHDL / Verilog que ayudan a las herramientas de síntesis a inferir hardware diferente (algunos mejor en rendimiento que el otro). Por ejemplo, usar una escalera if-else-if inferirí...
Me gusta implementar un módulo simple sin usar ningún DSP en el FPGA. En otras palabras, me gusta que todo el diseño se implemente utilizando la lógica. ¿Hay alguna opción en Quartus Prime que me permita desactivar la asignación de multiplicador...
Conecté la tarjeta SD (con SPI) con un C8051f931 con éxito. Ahora mi próxima tarea es conectar una tarjeta SD con FPGA. Así que, básicamente, el FPGA emitirá comandos a la tarjeta SD para leer, etc. En el caso del controlador, usé la programac...
Tengo un submódulo Verilog que estoy probando de forma independiente. Este módulo tiene demasiados pines de nivel superior para que quepan en mi FPGA, por lo que he establecido algunos de los pines como virtuales para que se compilen sin optimiz...
He estado tratando de entender cómo funciona el reloj PCIE cuando se trata de conectar un FPGA a una ranura PCIE en una placa base.
Mirando la página 12 de este esquema para ver un ejemplo:
enlace
y siguiendo MGTRXP0 pin a la página 16 a...