Estoy tratando de hacer que un chip ARM LPC2132 y un Altera Cyclone FPGA se comuniquen utilizando el protocolo SPI. Específicamente, tengo el tablero Saxo-L de KNJN, que tiene las señales precableadas entre los dos tableros, pero No puedo hace...
He estado tratando de encontrar el valor Absoluto de un entero designado para Verilog Core utilizando Xilinx C ejecutándose en Microblaze, lo que he visto es que Verilog trata el número negativo como un número positivo.
He intentado todos los...
Actualmente estamos en el proceso de elegir un FPGA para nuestro nuevo gizmo. Nuestro proyecto tendrá un costo no despreciable y debería durarnos mucho tiempo.
Ahora, con cada nuevo FPGA de una línea en particular (por ejemplo, Xilinx Virtex)...
En muchas ocasiones he considerado hacer un pequeño proyecto de pasatiempo para diseñar un cliente VNC dedicado mínimo, en esencia con el objetivo de una computadora basada en la nube de $ 2. (ok $ 2 es elegido completamente arbitrariamente)....
Estoy trabajando a través de un problema extraño. Tenemos restricciones de pines en nuestro FPGA y necesitamos controlar un bus común. Todo estaba bien y bien, ya que todo el software era secuencial, pero ahora se recibirán algunas solicitudes a...
Estoy trabajando en un proyecto para muestrear señal a 500MSPS con FPGA y ADC. Como no puedo diseñar IC por mi cuenta, quiero encontrar una placa ADC externa que pueda conectarse directamente a mi placa FPGA. Busqué en línea y solo encontré que...
Si quiero procesar los datos en el orden en que llegan, parece que lo más apropiado sería un FIFO; sin embargo, quiero revisar los datos varias veces (al menos 20 veces), por lo que estoy considerando volver a escribir en el FIFO cuando leo o us...
Después de algunas lecturas iniciales en jtag, parece ser un medio ingenioso para probar un diseño lógico FPGA de una manera consistente y sostenible.
Usemos altera max 10 como ejemplo. He leído esta MAX 10 JTAG Boundary-Scan Testing Guía de...