He estado usando Vivado HLS (Síntesis de alto nivel) durante los últimos meses y haciendo diseños para un ZedBoard de Xilinx.
Ahora probablemente tendré que trabajar con un FPGA de otro proveedor y no sé si todavía puedo usar Vivado HLS para...
Tengo problemas para moverme por Verilog. Estoy tratando de crear un FSM que muestre los números en una de las pantallas y en el siguiente estado para mostrar una cadena. Hice la cadena para que se muestre por separado y el número por separado e...
Tengo un diseño de fpga con dos relojes, uno es de 54MHz y el otro es un reloj dividido por 4 de los 54MHz, este es un reloj de 13.5MHz.
El reloj de 13.5MHz se genera al dividir el reloj de 54MHz en vhdl, y alimentarlo a través de un búfer de...
Estoy creando un diseño usando Verilog en un Xilinx Spartan-3E (XC3S500E) que usa múltiples RAM de bloque de doble puerto, todas creadas a través de primitivos Verilog como RAMB16_S18_S18 . Estoy usando un puerto para leer y escribir (usan...
Tengo este pedazo de código aquí:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity first is
port(
a : in STD_LOGIC_VECTOR(3 downto 0);
b : in STD_LOGIC_VECTOR(3 downto 0);
result : out STD_LOGIC_VECTOR(3 downt...
Tengo un problema relacionado con el generador Xilinx Fifo y los contraints de sincronización descritos en el manual de fifo.
Estoy usando el generador fifo versión 9.2 ( manual ) para generar un fifo.
Me gustaría insertar las restriccione...
Estoy trabajando en los ejercicios en "El lenguaje de descripción de hardware de Verilog" para aprender Verilog. Actualmente estoy atascado en el ejercicio 2.7, y como no pude encontrar nada en la web al respecto, pensé que preferiría preguntar...
Estoy explorando una gama de técnicas para implementar árboles de reloj TMR como parte de un diseño global de TMR (todos los recursos, incluidos los pines de E / S, árboles de reloj, árboles de restablecimiento, lógica y registros se implementan...
Estoy realmente desconcertado por un problema de síntesis de FPGA en Xilinx ISE.
Precisamente, me llevó una larga hora descubrir por qué un mismo diseño RTL (conjunto de archivos VHDL) funciona como un encanto en un tablero utilizando un scri...
Tengo este código para manejar una pantalla de siete segmentos para hex. Según entiendo, es lógicamente correcto, pero cuando intento ejecutarlo en mi placa Nexsys 3 nunca obtengo el resultado correcto, parece que los segmentos casi se ejecutan...