¿Alguien puede explicar la diferencia entre los dos códigos a continuación? Ambos escritos en verilog, xilinx. Si alguien puede explicar cómo funciona el segundo, se lo agradecería mucho.
module decoder_24(in1, in2, out1, out2, out3, out4);...
Estoy tratando de probar un circuito de escritorio muy simple en un FPGA virtex-2pro (xc2vp30-fg676-5). Uso xilinx ISE y el IP de escritorio (dos DCM con un flop DDR) proporcionado por el generador de núcleo. También trato de observar las señale...
Estoy en el proceso de depurar la carga del microprocesador de una imagen de Spartan 6 a través de SelectMap. El pin HSWAPEN ha llamado mi atención. En mi diseño se baja a través de una resistencia de 10K. Sin embargo, cuando leo el registro de...
Si necesito envolver un diseño de VHDL de nivel superior previamente existente para un FPGA con puertos INOUT en otra nueva entidad de nivel superior ... ¿cuál es la forma correcta de pasar a través de la PARTE de un puerto INOUT?
Por lo gene...
En Verilog, qué técnicas se pueden usar para asignar un bus de direcciones a diferentes módulos de memoria. Caso típico: un núcleo de microprocesador cuyo espacio de direcciones se asigna a varios módulos de memoria: RAM, ROM, RAM de video, etc...
Estoy intentando recibir datos de un teclado a través del puerto PS / 2 en Papilio One Arcade Megawing. Eventualmente, querré implementar esto desde cero, pero pensé que primero obtendría un código público que funcionara como una forma de prueba...
Escribí un periférico IP personalizado en Verilog y lo conecté a MicroBlaze, usando una opción de coprocesador de hardware. Puedo ver el periférico conectado en el Diagrama de Diseño del Sistema. Todo se compila y la compilación es exitosa.
A...
Estoy usando Verilog en Lattice Diamond IDE con una placa de separación MachXO2 7000HE de celosía.
Construí un contador básico con una entrada límite que genera una salida de reloj de período variable. Funciona bien solo, sin embargo, cuando...
En mi diseño Verilog tengo un reloj de tablero de 25Mhz del cual obtengo un reloj de 100Mhz. Procedente de un Pin externo, tengo un reloj asíncrono de 4.77 Mhz que debería controlar la lógica y sincronizarse antes (utilizando el reloj principal)...
Estoy tratando de usar el ethernet PHY en mi Nexys4-DDR. El manual para el phy da las siguientes restricciones de tiempo para los puertos RMII.
Me estoy confundiendo en cuanto a cuáles son exactamente las restricciones para esto en mi a...