Estoy haciendo un diseño en vhdl para FPGA. Tengo un diseño de nivel superior que consta de 3 componentes: divisor de reloj, Module_1 y Module_2. La entidad de nivel superior tiene un puerto de entrada de reloj. Este reloj está dividido por el d...
Cuando implemento una máquina de estado "segura" en Quartus, ¿cuál es la diferencia entre una máquina de estado normal / insegura?
Editar: Y esto es lo mismo que:
case state is
...
when others =>
nextState <= idle;
end...
Estoy tratando de enviar una señal desde un FPGA Altera DE2 a un detector para que pueda activarlo y desactivarlo. El FPGA usa la lógica de 3.3V, mientras que el detector usa la lógica de 5V, así que necesito aumentar el voltaje en la señal. Est...
El código siguiente es tomar el recíproco de un número de punto fijo utilizando el método de Newton. Cuando se afirma start , la máquina de estado entra en el estado de estimación . Para obtener un punto de partida, comienzo en 1/2 ^ N, d...
Me gustaría "guardar" un programa en mi 3AN espartano, explico:
Actualmente, puedo programar mi FPGA y usarlo, pero cuando apago la placa y lo enciendo, el programa aún no está allí y tengo que programar mi chip de nuevo ...
¿Puede alguien...
Recientemente he desarrollado un interés en implementar proyectos en la parte superior de una placa de desarrollo FPGA y deseo comprar uno como Altera DE1 .
Al buscar en el sitio de la compañía, noté que hay otra clase de FPGA llamada "SoC FP...
¿Por qué cuando sintetiza parte de la IP proporcionada por los fabricantes de FPGA, termina usando una gran cantidad de recursos? Por ejemplo, el controlador DDR RAM de Altera sintetiza en 5386 unidades lógicas en el ciclón iv. Esto me parece ab...
Recursos de cronometraje de Spartan 6. El enlace aquí se refiere a los recursos de cronometraje de spartan-6 FPGA. Estoy utilizando la primitiva DCM-CLKGEN descrita en el enlace, para generar un reloj de 8x basado en un reloj de entrada. Funci...
Los FPGA de Xilinx son capaces de usar LUT como elementos de memoria. Se puede utilizar como ROM, RAM y Shift Register (SRL).
Los nuevos dispositivos Xilinx utilizan LUT de 6 entradas, que proporcionan 64x1 bits para RAM / ROM, pero solo 32 b...
Antecedentes y aclaraciones:
Nunca he desarrollado / escrito una sola pieza de hardware antes, pero actualmente estoy usando Verilog para desarrollar un gran proyecto para un FPGA como mi proyecto final de graduación.
Tengo algunas pregu...