¿Por qué cuando sintetiza parte de la IP proporcionada por los fabricantes de FPGA, termina usando una gran cantidad de recursos? Por ejemplo, el controlador DDR RAM de Altera sintetiza en 5386 unidades lógicas en el ciclón iv. Esto me parece absolutamente enorme.
También he observado esto para otras IPs. ¿Porqué es eso? Creo que puedo diseñar la mayoría de ellos con menos lógica, lo que he hecho antes para algunas funciones.
Algunos factores que hacen que la IP sea más grande de lo que puedes diseñar:
La IP de los proveedores es rica en características. Incluso si utiliza una fracción de las características de una IP (a través de la configuración de la GUI), están diseñadas para admitir muchas características y arquitecturas que, lamentablemente, cuestan en el área. Tome su ejemplo de DDR, podría diseñarlo para admitir solo una longitud de ráfaga y guardar la lógica de esa manera, pero no puede hacer eso para una IP con un caso de uso más general.
Están optimizados para la velocidad y el rendimiento. Por lo que he visto, se toma mucho cuidado de los proveedores para garantizar una ruta crítica rápida. También registrarán entradas / salidas y usarán FIFO como buffer en las interfaces. Está bien si lo necesita en su aplicación, de lo contrario se perderá espacio.
Hoy en día, utilizan un bus estándar como AXI o Avalon para programar los registros del núcleo. ¡La interfaz es enorme y puede ser más grande que la funcionalidad para un núcleo más pequeño! Utilizo un núcleo de escalador en Xilinx, ¡la versión AXI usa un 50% más de lógica que la versión anterior que expuso todos los registros como puertos!
Al final, puede hacer más pequeño si se enfoca en las necesidades de un diseño específico, pero si necesita algo general, robusto, rico en funciones y fácil de incorporar en un subsistema IP, ¡tiene que pagar el costo de ello!
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