Tengo que restringir un FPGA de Lattice Semiconductor y tengo algunas dudas sobre la restricción de múltiples ciclos descrita aquí . Tengo el siguiente RTL:
Básicamente,esuncontadorqueseactivamedianteundetectordeflancoascendente.Cadavezqueunase...
Los procesadores Cortex-M son cada vez más rápidos y más potentes. El Cortex-M7 acaba de ser anunciado. Sin embargo, estos no pueden ejecutar Linux (aparte de uCLinux) porque los chips carecen de una MMU - Unidad de gestión de memoria.
¿Hay un...
Estoy haciendo este proyecto llamado "Registrador de alta velocidad de datos".
Los requisitos para este proyecto es muestrear las 2 señales analógicas simultáneamente.
2x canal ADC de 14 bits
Almacene 60 MSps (mega muestras por segundo)...
He programado un Altera board en el modo de configuración para que ejecute mi programa cuando se inicie. Ahora quiero volver a la configuración de fábrica. ¿Cómo hago eso?
Estoy trabajando en un controlador FPGA conectado a través de PCIe. La única forma en que puedo depurar el hardware es usando chipscope. Así que ejecuto comandos a través de mi controlador y reviso las señales del FPGA.
El problema es que lle...
Entiendo que el problema de hacer coincidir dos listas de red podría reducirse al problema de isomorfismo del gráfico, que es NP-intermedio. Aparte de eso, ¿cuáles son los resultados de complejidad de algunos de los algoritmos de coincidencia de...
Estoy usando Xilinx Spartan 6 Automotive FPGA. Mi diseño FPGA tiene una interfaz SPI para un periférico externo.
Desde FPGA hasta el periférico, tengo estas señales relacionadas con SPI:
spi clk
spi data (mosi): los datos se presentan e...
Estoy mirando el Altera Stratix V vista general Table 1 . En ella, distinguen dos tipos de recuerdos:
bloques de memoria M20K
Bloques de matriz lógica de memoria (MLAB)
¿Cuáles son las diferencias entre los dos tipos de memorias...