Preguntas con etiqueta 'fpga'

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Posible problema con las máquinas de estado que codifican la síntesis de vivado

He estado trabajando en el uso de Ethernet phy en mi DDR Nexys4 durante las últimas semanas. En los últimos días me he sentido particularmente frustrado con un problema que estaba teniendo con mi módulo rx. He pegado el código abajo. Mi módulo p...
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Asignación de bits específicos de vector a salidas en verilog ucf

Cuando configuro mi módulo, tengo un código como input signed [7:0] SIGNAL pero en la UCF quiero asignar cada bit individualmente. Actualmente mi código en la UCF es algo así como NET "SIGNAL[0]" LOC = P35 | IOSTANDARD = LVCMOS33 | DRIVE...
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¿Cómo determinar el cambio de fase para el reloj que se está generando para SDRAM conectado a FPGA?

En los diseños de referencia para algunas placas de desarrollo de FPGA, he observado que siempre hay un PLL que genera dos relojes a la misma frecuencia pero no en fase. Un reloj alimenta al controlador SDRAM mientras que el otro "retrasado" ali...
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FSM fue alcanzado entre dos estados solamente!

Estoy escribiendo un fsm que se toca entre s1 y s2 y no pasa al siguiente estado. Incluso si aumento la demora después de s3 (para que se complete la operación). Incluso observé la simulación de que los datos estaban disponibles en ese instante,...
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Manera fácil de configurar e implementar un XADC a través de DRP para un Arty Z7-10 FPGA con tres canales activos

He estado trabajando en un proyecto que requiere el uso de tres canales XADC, preferiblemente un diferencial real con aproximadamente 50 cps y dos canales de 1 sps de un solo extremo (por ejemplo, Vp / Vn, A0, A1). Después de mirar la Demostrac...
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Problema FIFO en la implementación (VHDL)

Estuve trabajando en eso durante los últimos cinco días y no sé qué pasó. Debo implementar un FIFO para enviar alguna información, adjunto el FIFO que utilizo. Como puede ver en el código, este FIFO utiliza tres procesos actualizar datos , pro...
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Verilog precisión de bit intermedio

Actualmente tengo la siguiente expresión verilog ... wire [15:0] address_delta = (rx_address_in * 8 + (rx_eof_in ? rx_len_in : 8)) - (seek_address + OUT_BYTES); rx_address_in es de 13 bits y OUT_BYTES es un parámetro que es una constante en...
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¿Hay una manera de convertir el formato BSDL a un verilog sintetizable?

Tengo un archivo BSDL para un dispositivo para el que necesito generar patrones de prueba a través de un FPGA. Aprendí que BSDL es un subconjunto de VHDL pero el archivo parece que describe el hardware del DUT. Sé que este archivo es interpretad...
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Restablecer a la configuración de fábrica después de usar EPPROM EPCS16

Soy un novato en el mundo FPGA. Acabo de aprender e hice las instrucciones para usar el EPPROM EPCS16 para cargar una configuración inicial diferente para la placa DE2 de Altera. Ahora, no puedo volver al punto inicial donde enciendo la placa y...
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jesd204b + GTwizard (para PHY)

Estoy implementando GTWizard (configuración GTH, JESD204 para PHY, versión: 3.6) & JESD204 RX IP Core. VAIVADO: 2017.4, IC: Virtex-7 Pero, RX_sync & m_axis_rx_valid de JESD204 IP Core LOW ..... ¿Por qué va a LOW a veces? p...