Estoy tratando de diseñar un tablero SRAM simple (usando un ciprés Cy7c1011cv33 ) para conectarme a mi < a href="http://www.latticesemi.com/Products/DevelopmentBoardsAndKits/MachXO3LStarterKit.aspx"> celtice machox3 starter kit de los conector...
No tengo acceso a los transceptores de alta velocidad FPGA. Así que deseo modelar el canal de los transceptores de alta velocidad que no está libre de errores para que pueda probar mis códigos si están funcionando bien o no.
¿Hay alguna forma de...
Soy un novato en VHDL y realmente agradecería que alguien me ayudara a resolver esta pregunta que ha estado molestando en los últimos días. No tengo un código para esto. Suponiendo, si hay un diseño de código, como el de abajo, que hace algo cua...
Tengo un fragmento de código que consiste principalmente en matrices matriz-matriz y matriz-vector, pero también tiene otras operaciones. He escrito mi código tanto en Python como en C y me gustaría asignarlo a un FPGA de Intel.
Lo que hago a...
La página web de Xilinx para los estados IP de FIFO Generator:
Características y beneficios clave
profundidades FIFO hasta 4,194,304 palabras
anchos de datos FIFO de 1 a 1024 bits para configuraciones FIFO nativas y hasta 409...
Hola a todos,
Estoy tratando de encontrar una manera de conectar dos tableros fpga (como en la imagen) para un codificador / codificador Morse. Nuestro primer plan fue hacer la decodificación y la codificación en la misma placa con una op...
Tengo la intención de configurar mi FPGA, un Lattice MACHX03, a partir de un archivo JEDEC contenido en uC, un STM32F7, flash al golpear los pines uC. Necesito un JTAG virtual o emular para esto.
Y ahora no sé cómo puedo usar el protocolo JTAG p...
Actualmente estoy usando Vivado para desarrollar varios diseños de FPGA, y me pregunto si los números de componentes dados durante la Síntesis son óptimos. Quiero decir, ¿hay algunas formas de optimizar la síntesis para, por ejemplo, reducir el...
ingrese la descripción de la imagen aquí
Estoy usando Virtex-7.
e implementó jesd204b subclass0 entre FPGA y AD9208 (ADC).
Después de que la interfaz haya sido exitosa, intermitentemente rx_sync baja y luego alta. (LOW- > High-...