ingrese la descripción de la imagen aquí
Estoy usando Virtex-7.
e implementó jesd204b subclass0 entre FPGA y AD9208 (ADC).
Después de que la interfaz haya sido exitosa, intermitentemente rx_sync baja y luego alta. (LOW- > High- > LOW- > High Continuously)
Estoy usando el canal GTH. el ref_clk & rx_core clk son Line rate / 40. (Lane = 4, K = 1 F = 32, Line rate = 6.103Gbps, QPLL = 152.575MHz), todos los parámetros de IP de JESD204 (Parámetro del mismo ADC) se aplican a través de AXI-Lite
También estoy usando LPM como un ecualizador RX. No hay problema de la disparidad y amp; no en la tabla.
ADC = > Jesd lane = > Jesd204 PHY (3.2) = > Jesd204 IP Core (7.1).
Creo que la inicial es buena (CGS, ILAS, etc.). pero intermitentemente, rx_sync va BAJO.
RX_sync (señal única de JESD204 IP) se conecta con OBUFDS (LVDS diferencial) para la entrada Sync + de ADC.
No sé por qué ........
Por favor, ayúdame ...