Estoy trabajando con números de punto flotante en System Generator. Necesito realizar esta operación aritmética y = x * (- 1) . Creo que podría hacerse usando el bloque mult, pero no me gusta de esta manera porque es muy costoso en términos de...
Tengo un diseño en el generador del sistema Xilinx que cumple con la frecuencia máxima de 50MHz (lo encontré en Timing and Power Analyzer de System generator ). Sin embargo, mi placa FPGA ofrece una frecuencia de reloj de 100MHz . ¿Cómo p...
Estoy tratando de conectar mi FPGA Cylone IV (CoreEP4CE6) con Raspberry Pi 3 para la comunicación a través de UART. El proceso (uart_rx) para recibir datos funciona bien, sin embargo, cuando coloco otro proceso (uart_tx) para transmitir datos, a...
Estoy intentando conectar la interfaz y la placa FPGA con el chip puente USB FT601 y estoy teniendo problemas con las restricciones de tiempo.
En resumen, el FT601 tiene una interfaz de fuente sincrónica con un canal de datos bidireccional, y pr...
Mis detalles de arquitectura
Implementación de FPGA
Formato pt flotante (IEEE 754)
Al menos 17 a 18 operaciones aritméticas (sumadores y multiplicadores) involucradas.
Actualmente, crea una instancia de las IP de punto flotante...
Soy nuevo en fpga. Estoy tratando de leer / escribir desde la tarjeta SD usando el zybo zynq 7000 y encontré el ejemplo de Xillfs. Por alguna razón, la función mkfs siempre falla. No sé si hay un problema con mi diseño?
He habilitado el sd0 e...
Supongamos que tengo el siguiente archivo de restricciones que especifica solo una entrada:
set_property -dict { PACKAGE_PIN J15 IOSTANDARD LVCMOS33 } [get_ports { Switch }];
Y el siguiente archivo superior que también enumera input A...
Aquí Pmodout es la salida que proviene del decodificador de teclado. Estoy tratando de entender cómo aplicar dos entradas desde el teclado para diferentes temporizadores TS y TL mientras ejecuto mi proyecto de controlador de semáforo. Tcmd es la...
Estoy tratando de establecer una restricción LOC mientras se especifica en el código verilog (a través del atributo verilog). Investigaciones anteriores en Internet dieron razones para pensar que este tipo de construcción debería funcionar:
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