¿Cómo puedo calcular si una determinada IP encajará en un determinado FPGA?
Si la unidad de medida de un tamaño de FPGA es la LUT, necesito que FPGA lut > = core lut
Por ejemplo, ¿puedo poner un S1 core (37k tablas de búsqueda) en un Sp...
Tengo un FIFO asíncrono (en un Stratix V FPGA) con dos relojes de lectura y escritura asíncronos de la misma frecuencia de 100 MHz. Según tengo entendido, los FIFO asíncronos tienen una etapa de resincronización de dos registros.
Debido a que...
Necesito ayuda con VHDL y FPGA ya que soy nuevo en esto.
Tengo un Virtex-4 FPGA y deseo generar un tren de pulsos binarios de 16 pulsos de FPGA utilizando la programación VHDL. Mi tren de pulsos deseado será como "1011100111000110" (ancho de...
Estoy tratando de optimizar un diseño que no cumple con las restricciones.
Sé que puede usar Timequest Timing Analyzer - > Informe las rutas con errores principales para informar las rutas que tienen una holgura negativa, pero solo mostrar...
Estoy utilizando la placa LM97600RB de Texas Instruments para capturar señales de datos y esta placa contiene un ADC así como un FPGA Virtex-5. Estoy tratando de agregar una funcionalidad de disparador a la placa mediante un disparador externo....
Soy un principiante y mi pregunta puede parecer un poco estúpida, pero te agradecería que me brindaras ayuda.
Quiero transmitir datos entre mi computadora portátil y una placa de desarrollo Stratix IV GX utilizando un cable RJ45, pero no sé q...
Estoy usando un FPGA Spartan 6 xilinx, logré que todo funcionara, cambiando los parámetros del multiplicador y del divisor en tiempo de ejecución. DCM_CLKGEN que utilizo.
Mi oscilador real es de 66,6 MHz, pero con PLL_BASE, puedo cambiarlo.
C...
Tuve algunos problemas con el debouncing en un botón, así que busqué en Google para encontrar una solución para mi problema de debouncing.
Encontré este código:
enlace
Lo que parece hacer el truco, pero me cuesta mucho entender el cód...
Mientras uso el reloj interno para la entrada de clics DCM, obtengo clk0 como la frecuencia perfecta de salida, igual que el reloj interno, pero no en los pines O / P restantes. Cambié de la codificación anterior como esta y también el esquema c...
Tengo un problema con la ejecución de un sencillo programa Hello World en la placa Trenz TE0720-01 con una Zync 7020 FPGA. He estado siguiendo el tutorial para configurar y ejecutar el programa Hello World dado aqui
No tengo ningún problema...