Tengo un FIFO asíncrono (en un Stratix V FPGA) con dos relojes de lectura y escritura asíncronos de la misma frecuencia de 100 MHz. Según tengo entendido, los FIFO asíncronos tienen una etapa de resincronización de dos registros.
Debido a que las fases relativas de los dos relojes pueden desplazarse hasta 10 ns, la fluctuación de fase de la FIFO es de al menos 10 ns. ¿Estoy en lo correcto? ¿Es la fluctuación de un FIFO asíncrono al menos un ciclo de reloj? ¿Es más de un ciclo de reloj?
Los valores estáticos para las megafunciones de dcfifo se encuentran en la interfaz gráfica de usuario de Quartus Megafunction y dependen de los parámetros que haya establecido; de lo contrario, puede medirlos y verlos en simulación. Creo que es 1 ciclos antes, 2 ciclos después, así que 3 estáticos en el modo de avance, por lo que en general son 30-40ns para su caso.
Debe haber una respuesta a esta pregunta en la hoja de datos del fabricante. Sé que es un documento grande, pero le sugiero que lo revise. Además, jitter no es la palabra correcta para describir lo que estás hablando. Jitter se refiere a variaciones aleatorias en la frecuencia del reloj en un solo reloj. De lo que está hablando es de la compensación del reloj (que variará en función de la fluctuación de los dos relojes, hasta 10 ns, como usted dice). También diré que creo que lo que estás haciendo es exactamente para lo que está diseñado ese tipo de FIFO, por lo que probablemente estés bien.