En un diseño puramente sincrónico, si el diseño tiene una holgura positiva para los tiempos de configuración y de espera, significa que cumple con el tiempo. Por lo tanto, siempre que hayamos realizado un análisis de tiempo estático y que estemo...
Lo que tengo es una matriz de 128 bits, he dividido la matriz en 4 registros de 32 bits, {dat3, dat2, dat1, dat0} < = data; dat (i) tiene un tamaño de 32 bits, los datos tienen un tamaño de 128 bits.
Después de un ciclo de reloj x, necesit...
¿Cómo podemos ver el efecto de la ecualización y el énfasis previo en la simulación?
Como la ecualización se utiliza para superar las pérdidas que pueden ser debido a:
Atenuación de la señal
Reflexiones
Sesgo Diferencial Intra-par
Ruido y ruido...
Tengo una placa DE0-Nano-SoC de Terasic con Cyclone V FPGA y estoy tratando de crear un blob de árbol de dispositivo para usar mis módulos en FPGA con Linux. Intenté seguir las instrucciones en Rocketboards como this o this también intenté c...
Soy solo un principiante en electrónica, así que por favor ten paciencia conmigo.
Estoy usando un generador de señal para obtener una salida de dos canales que luego se envía a un Mojo basado en FPGA. El mojo se conecta a una computadora qu...
Tengo un diseño que crea una instancia de una memoria y un oscilador en anillo que estoy excluyendo de la síntesis al hacer que sean cajas negras (no especificando explícitamente, pero instanciando un módulo vacío con solo direcciones de puertos...
Estoy intentando escribir datos en una instancia del generador de interfaz de memoria Xilinx que recibo de un UART. Estoy usando VHDL en Vivado.
El UART presenta datos de 8 bits a la vez, con bastantes ciclos de reloj entre cada información n...
Estoy buscando algún programa independiente que genere un diagrama (esquema) RTL a partir del código vhdl.
No quiero un ejemplo de formulario IDE complejo de Xilinx o algo así.
Simplemente un programa simple que incluso puedo ejecutar desde la l...
Tengo Micosemi / Actel ProASIC3 Nano A3P125, Chip VQ100. Estaba buscando el CCC integrado PLL para conectar el reloj de 100MHz y he revisado el manual ProASIC3 FPGA Fabric Guía del usuario . donde he encontrado, tengo tres opciones (3pins) co...