Soy solo un principiante en electrónica, así que por favor ten paciencia conmigo.
Estoy usando un generador de señal para obtener una salida de dos canales que luego se envía a un Mojo basado en FPGA. El mojo se conecta a una computadora que tiene una GUI, que me muestra los dos canales. El mojo tiene un ciclo de reloj de 50 MHz. La forma en que funciona es:
"La señal externa del generador de señal se conecta a través de BNC a 4 pines de E / S en el FPGA. Las señales que se capturan se digitalizan a continuación mediante módulos de replicación de impulsos, que creo que también deben ayudar en la sincronización de señal con el reloj FPGA. La señal de salida se envía a un módulo comparador que es como una puerta AND de 4 vías; cuando la entrada se conecta al Registro de pines de nivel superior, se usa una máscara OR para mantener un "1" en los canales que el usuario desea ignorar ".
Ahora, el problema es si configuro mi canal A en 10 MHz, mi GUI muestra que se pierden al menos 100 cuentas. Lo mismo para el canal B. Pero, cuando se trata de una señal de baja frecuencia como, digamos, 5KHz, muestra 4999 y fluctúa alrededor de ese valor. ¿Cuál podría ser el problema que estoy perdiendo cuentas? ¿Se debe a que el reloj realiza un ciclo del FPGA en el mojo y el generador de señales asíncrono?
Editar: He agregado cómo la señal es procesada por el FPGA.