Tengo un diseño en el generador del sistema Xilinx que cumple con la frecuencia máxima de 50MHz (lo encontré en Timing and Power Analyzer de System generator ). Sin embargo, mi placa FPGA ofrece una frecuencia de reloj de 100MHz . ¿Cómo podría resolver este problema? (¿Hay alguna manera como crear un reloj dividido que se pueda asignar al período de reloj FPGA de opciones de sincronización en token del generador del sistema ?)