En los diseños de referencia para algunas placas de desarrollo de FPGA, he observado que siempre hay un PLL que genera dos relojes a la misma frecuencia pero no en fase. Un reloj alimenta al controlador SDRAM mientras que el otro "retrasado" alimenta el SDRAM_CLK que se envía desde el FPGA. Solo sé que se requiere el reloj demorado ya que hay un retraso de propagación entre el FPGA y la SDRAM y la comunicación no se sincronizará entre los dos dispositivos si esta fase desplazada no existe. ¿Es esta la razón?
¿Cuál se supone que es la relación entre estos dos relojes y cómo se determina la diferencia de fase que se requiere para la operación correcta?
