Verilog tiene un montón de funciones del sistema matemático.
Estoy tratando de usar $ floor en mi código de Verilog pero recibo este mensaje:
El piso de llamada a la función del sistema no está permitido aquí
¿Alguien sabe por qué reci...
Al usar SystemVerilog y ModelSim, quiero monitorear los valores de algunas señales en mi diseño cuando el reloj está en su borde negativo. Extrañamente, el código responde en ambos bordes (positivo y negativo). Aquí hay un ejemplo de trabajo mín...
Hay dos señales sig, habilitar , y quería encontrar la diferencia de tiempo después de lo cual habilitar alterna después de que caiga la firma. (> Sig Low to Enable < time)
Entiendo que siempre el bloque @ () no se puede anidar dentro...
Quiero inicializar una matriz de bytes (o cualquier otro tipo posible) a una cadena larga. Por ejemplo define: string str = "abcdefg" . Leí estos dos enlaces ( 1 & 2 ) pero no pude encontrar una manera simple. Estas son dos formas de...
Creé un módulo que primero ordena una matriz de bytes y luego el último elemento como mínimo (solo para la práctica). Cuando me moví en orden al bloque de tareas, no funcionó tan bien como antes. ¿Cómo se puede utilizar correctamente el bloque d...
Un tipo específico de manipulación a nivel de bits consiste en configurar o borrar un solo bit en un valor de múltiples bits, dado su índice y su nuevo valor. Esta operación se puede implementar en hardware mediante un circuito BitSet con la sig...
Estoy desarrollando varios módulos Verilog con la máquina de estado para una placa fpga.
Cuando hice la simulación de los módulos, usé "$ display" para obtener lo que está sucediendo en el módulo o, de lo contrario, la información de estado...
Necesitaba ayuda para escribir un banco de pruebas con un período de tiempo de reloj variable.
es necesario invocar el reloj mediante una tarea en el banco de pruebas.
PREGUNTA
¿Los parámetros de interfaz para un módulo se deducen automáticamente de la instancia de interfaz que está conectada a la instancia de módulo?
Fondo
Estoy diseñando un sistema que proporciona una infraestructura de comunicación...
Estoy tratando de compilar y sintetizar un diseño escrito con sv2012, pude usar vivado2014.1 para compilar bien, pero tengo un problema en síntesis ya que según Xilinx Vivado no admite instancias jerárquicas:
enlace
Probé herramientas como...