Ahora estoy escribiendo un banco de pruebas. En mi banco de pruebas, quiero leer la longitud de un archivo de texto y pasarlo a otro módulo mientras se crea una instancia. La idea es así:
module TB();
integer text_len;
ABC #(.text_len(text_le...
Esto es lo que tengo hasta ahora, pero no sé qué hacer con los valores de f para los dos últimos y si la sintaxis de la instrucción if es correcta. ¿Algún consejo?
module eightbit_alu (input signed [7:0]a,
input sign...
Hola, cuando uso el systemverilog, hay algunos puntos confusos.
el primero es distinguir sobre DPI y DPI-C.
como ejemplo siguiente, se utiliza DPI no DPI-C. pero como sé, el DPI-C está acostumbrado en C.
CODE:SV_file.sv
program main;
l...
En VHDL puedo escribir (0 downto 1) y generaré un Vector con 0 elementos.
Quiero hacer esto para "alinear a la derecha" un campo en una unión, si es necesario.
Samplecode:
module example #(int ITEMS=3)(output logic[4:0] result);
unio...
¿Es posible heredar algunas propiedades del ámbito al que invocamos una función? Un fragmento de código podría ayudar más a explicar:
typedef enum logic {
RESET , IDLE ,
STATE_A , STATE_B} states;
//as you see above I don't defin...
Por favor, dame un ejemplo simple de un código de verilog que dé como resultado un combo de retroalimentación.
¿Por qué estos bucles de realimentación no son deseados en su diseño? ¿Cómo interpretar las asignaciones de bloqueo vs no de bl...
Estoy tratando de entender el funcionamiento del sumador de Brent Kung, pero no he podido.
Todo lo que veo en los tutoriales es la figura de arriba para la generación de acarreo. ¿Alguien me lo puede explicar con un ejemplo?
Tengo tres variables, x, y, z que actúan como una entrada para mi modelo SV. Cada una de las entradas es de datos binarios de 16 bits de longitud y tengo 500 valores de ellos. Necesito proporcionarlos como entrada para mi módulo en cada posición...