Escribí un módulo en System Verilog, necesito 32 módulos, así que estoy usando generar declaración para crear instancias.
El problema es que en cada flanco ascendente del reloj necesito instanciar nuevos valores a los módulos y luego debo ele...
Vengo de un origen muy predominante en VHDL y recientemente he estado haciendo mucha más codificación en SystemVerilog. He notado un par de comportamientos extraños que no entiendo completamente.
Resumen
En el siguiente ejemplo, estoy real...
¿Cómo abro una imagen de mapa de bits, leo los datos de píxeles (24 bits) y los guardo en una memoria que creé en un módulo Verilog en ModelSim?
¿Cómo abro la imagen de abajo en Modelsim? ¿Es posible en primer lugar?
En caso afirmativo, ¿c...
Tengo un código que no entiendo:
always_ff @(posedge CLK)
state <= RST || ~A[0]===1'bx || ~A[1]===1'bx ? 0 : nextstate;
A es la entrada. ¿Qué está haciendo exactamente esta pieza de código? ¿Qué es ~A[0]===1'bx o ~A[1]==...
En mi diseño, quería usar varios contadores con diferentes valores iniciales al reiniciar. Por lo tanto, definí el módulo contador de la siguiente manera:
module my_counter #(parameter int INIT_VALUE = 0)
(
input clock, reset,...
Estoy creando una instancia de un módulo en SystemVerilog que tiene muchos parámetros. Uno de ellos (este es en realidad el código de otra persona) no existe en la definición del módulo. ¿Qué hará el compilador en este caso? ¿Simplemente ignora...
Hola, estoy tratando de hacer algo como esto
'define PORTS 4
module mulitplexer
(
input logic clock,
generate
for(genvar n = 0; n < 'PORTS; n++) begin
output a_t multiplx_a_[n],
input a_fc_t a_multiplx_[n],
inp...
Encontré un ejemplo de código Verilog como sigue:
module test #(parameter p=1) ();
localparam [1:0] lp = ~(p)'(1'b0);
endmodule
No puedo entender la asignación de localparam lp .
¿Puede por favor explicar el código?
Esta pregunta está en el contexto del uso de verilog / systemverilog para RTL sintetizable.
Tengo algunas señales vectoriales que van a través de los límites de los módulos que actualmente están definidos como puertos de entrada.
La razón por...
He encontrado como este código.
Always @(posedge clk iff rst==0 or posedge rst)
Creo que el código anterior es como el código de activación del reloj
Como sé, cuando rst es 1, este bloque nunca se activa.
Así que en otras palabras, si hago...