Estoy creando una instancia de un módulo en SystemVerilog que tiene muchos parámetros. Uno de ellos (este es en realidad el código de otra persona) no existe en la definición del módulo. ¿Qué hará el compilador en este caso? ¿Simplemente ignora el parámetro inexistente?
Esto es lo que quiero decir:
Definición del módulo:
module DummySystemVerilogModule
# (
parameter parameter0 = 64'd0,
...
parameter parameter999 = 64'd999
) (
input wire port0,
output wire port1 )
[Body of module]
endmodule
Creación de instancias:
DummySystemVerilogModule # (
.parameter0 (parameter0value),
...
.parameter999 (parameter999value),
.nonexistentparameter (.nonexistentparametervalue)
) (
.port0 (wire0),
.port1 (wire1)
);
¿El compilador simplemente ignorará el parámetro inexistente que agregué accidentalmente en la creación de instancias del módulo?