Me ha costado mucho entender la diferencia entre bloquear y no bloquear las asignaciones en Verilog. Quiero decir, entiendo la diferencia conceptual entre los dos, pero estoy realmente perdido cuando se trata de la implementación.
Me referí a...
Hoy en día, SystemC o SystemVerilog se usan para la verificación de diseños complejos, especialmente para cosas como los diseños SoC que son realmente complejos. Sé que estos idiomas incorporan las técnicas de diseño OOP al dominio de diseño d...
Tengo algún código VPI de verilog que estoy portando para usar SystemVerilog DPI, que se ejecutará en Modelsim y Verilator.
En VPI, uso vpi_printf () para la depuración y la información de estado. Esto no funciona cuando se ejecuta el DPI en...
Solo por diversión, quería diseñar y simular flip-flops tipo D utilizando solo lógica combinatoria en Verilog (o SystemVerilog). Estoy usando el uso de Verilator para la simulación.
Mi intento inicial, que utiliza un diseño clásico de sei...
Estoy haciendo la verificación del componente VHDL usando OVM y encontré problemas serios. He encontrado que el problema está en un componente específico y un entorno creado específicamente para él. Es un convertidor de interfaz de RGMII a inter...
Algunas herramientas de verificación admiten el siguiente código de Verilog del sistema:
wire s = seq.ended;
Donde seq es una secuencia de SVA. Otras herramientas no soportan este código. ¿Es este "estándar SV"?
Si no, ¿cuál sería una fo...
Tengo una pregunta de diseño lógico / Verilog sintetizable. Mi pregunta es más lógica que la sintaxis.
Deseo implementar algún tipo de enrutador que tenga tres puertos de entrada / salida de UART RS232 dúplex completo, que se envían paquetes...
Quiero crear una matriz en systemverilog que tenga n entradas de m bits.
logic [n-1:0] arr [m-1:0]; (a)
¿Es esta la manera correcta de hacerlo? ¿Qué pasa si cambio el orden de colocación del rango?
Por ejemplo. logic arr [n-1...
Escribí un código simple para declarar una cola y usarlo en verilog, pero siempre da un error cuando uso la herramienta de sintetización ISE 14.6.
module queues;
byte qu [$] ;
initial
begin
qu.push_front(2);
qu.push_front(12);
qu.push_front(...
Estoy proporcionando entrada a una interfaz SPI. La señal de entrada es una concatenación de varias señales diferentes. Lo que me gustaría hacer en la simulación es tener una concatenación continua de las diferentes señales en una cadena final q...