A veces estoy realmente confundido por el uso abusivo de la jerga en los artículos y libros de diseño de EDA / VLSI. Sin definiciones precisas, le toca al lector hacer una interpretación que es muy ambigua e incorrecta a veces
Me gusta,...
Antecedentes y aclaraciones:
Nunca he desarrollado / escrito una sola pieza de hardware antes, pero actualmente estoy usando Verilog para desarrollar un gran proyecto para un FPGA como mi proyecto final de graduación.
Tengo algunas pregu...
Generéinstanciasusandoelsiguientecódigo:
Intento acceder a ellos de esa manera:
R [0] .router3d.address = 0; // por ejemplo
La simulación salió bien Pero el código no se puede sintetizar con el siguiente error:
No se puede resolver el nomb...
Soy un novato en SystemVerilog. Deseo saber cómo modelar una señal X de 8 bits para alcanzar cuatro niveles en ciertos intervalos de tiempo. Por ejemplo, deje que los valores legales de X sean de 40 a 80 (40 < X < 80)
40 - X - 50 para...
He escrito este código en el sistema verilog para generar cincuenta números aleatorios de 12 bits y escribirlos en un archivo.
¿Cómo puedo generar los números aleatorios en octal en lugar de decimal?
Además, ¿cómo puedo hacer que los númer...
Aprendí que SystemVerilog proporciona un string datatype , que permite muchas operaciones de cadenas, como comparación, concatenación, longitud , etc.
¿Esas operaciones de cadena son sintetizables?
Me parece que always_comb no es sensible a las variables asignadas en el propio bloque. Por ejemplo, el siguiente bloque:
always_comb begin
a = b;
b = c;
end
parece ser solo sensible a c (por lo tanto, cuando c...
(Tengo dos preguntas para ti al final.)
Estoy usando SystemVerilog para hacer varios ejercicios (para edificación personal) en el capítulo 7 de Diseño digital y arquitectura de computadora . Estoy usando Quartus II 13.1.2 Web Edition de Alte...
Tengo un montón de código de Verilog (del sistema) que usa sentencias de inicialización. Este es el código para un FPGA de Altera. Pruebo el código usando bancos de pruebas automatizados en la versión de modelsim que se envía con quartus, y todo...
Tenía un código verilog. Hice un análisis de xpower sin el archivo .vcd, con el archivo .vcd (usando la simulación de ruta posterior y el modelo de ruta) y el archivo .vcd (usando $dumpfile("test.vcd") ). Estoy obteniendo resultados difere...