Preguntas con etiqueta 'system-verilog'

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Contador de tiradas de rollo simple envolvente alrededor de condicional ternario anidado

Tengo que emular una sola tirada, por lo tanto, debe ajustarse de nuevo a uno en 6. 'D1 y 'D6 corresponden a mi codificación de estado de 3 bits de la matriz en el valor 1 y 6, respectivamente. in corresponde a la tirada d...
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usando bibliotecas C dentro de verilog

Estoy implementando una radio en Verilog. El tiempo necesario para la inversión de bits mientras se calcula la FFT es mayor. es casi igual a un tiempo de símbolo (sistema OFDM). ¿Puedo usar una biblioteca FFT en C, que se puede integrar al códig...
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Tipo de red, tipo de variable, tipo de datos y objetos de datos

Estoy realmente confundido por la concepción del tipo de red, tipo de variable, tipo de datos y objetos de datos en SystemVerilog. Estoy usando el simulador dentro de Xilinx Vivado 2018.02 para todos los códigos siguientes. logic en Sy...
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¿Está bien tener un número diferente de puertos de entrada / salida en el módulo y el módulo instantáneo en verilog?

Por ejemplo, si voy a modelar T flip flop usando D flip flop. No estoy escribiendo todo el código de T flip flop ya que aquí no está relacionado con mi consulta. module T_ff(q,clk,clear); //............... //Instantiate the D fl...
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¿Qué hay de malo en seguir el código de Verilog donde intento pasar una matriz unidimensional?

¿Qué hay de malo en seguir el código de Verilog en el que estoy tratando de pasar una matriz unidimensional? module stimulus; wire [3:0] max,med,min; reg[3:0] row_data[0:2]; reg cin;...
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Verilog Register File

Escribí un código verilog para un registro de 4 por 9 bits: module reg_file(input rst, input clk, input wr_en, input rd_en, input [1:0]rd0_addr, input [1:0]rd1_addr, input...
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Diseñe un circuito de compuertas lógicas, flip flops y / o multiplexores

Me gustaría crear un circuito simple a partir de puertas lógicas, flip-flops (sin componentes RLC) para realizar la siguiente tarea: Este circuito tiene 5 entradas (4 señales positivas de valor real \ $ x_1, x_2, x_3, x_4 \ $ y una señal de r...
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(Sistema) Verilog: ¿la señal es x o 1 dependiendo de la ubicación de los bloques concurrentes en el código?

Básicamente, soy consciente de que el programador de Verilog es intrínsecamente indeterminado, pero realmente no entiendo por qué ese es el caso con el siguiente código (simulé ambos casos con Icarus e Incisive en EDA Playground). Las diferencia...
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"El valor numérico excede la capacidad de 32 bits" error en QuestaSim

En el banco de pruebas para un módulo SystemVerilog, tengo la siguiente declaración de matriz e inicialización: real testVals [][] = '{ '{1.5, 1.5}, '{2.0, 3.0}, '{0.0, 0.0}, '{-1.5, 1.5}, '{-1.5, 4.0}, '{-1.5, 3.0},...
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¿Qué significan los siguientes términos para los ingenieros de verificación?

Cuando se trata de la verificación de circuitos digitales, ¿cuál es la diferencia entre el significado de los siguientes términos: ¿Cuál es la diferencia entre especificación y requisito ? ¿Cuál es la diferencia entre feature y funct...