Algunas herramientas de verificación admiten el siguiente código de Verilog del sistema:
wire s = seq.ended;
Donde seq es una secuencia de SVA. Otras herramientas no soportan este código. ¿Es este "estándar SV"?
Si no, ¿cuál sería una forma equivalente de definir dicho cable en "SV estándar"?
Basado en la norma IEEE 1800-2005, ended se usa dentro de una aserción, propiedad u otra secuencia (§17.7.10, ex @(posedge clk) reset ##1 inst ##1 my_seq.ended ). triggered es el equivalente a ended y se permite fuera de una aserción (§10.11, ex wait(my_seq.triggered) ).
ended se ha depreciado en IEEE Std 1800-2012 como se menciona en § C .2.3:
IEEE Std 1800-2005 17.7.3 requerido usando el método de secuencia
endeden Expresiones de secuencia y el método de secuenciatriggereden otra contextos Dado que estos dos constructos tienen el mismo significado pero contextos de uso mutuamente excluyentes, en esta versión del estándar, el método activado se puede usar en expresiones de secuencia, y el uso deendedestá en desuso y no aparece en este Versión de la norma.
Pocos o ninguno de los simuladores son reclamos 1800-2012, así que siga con 1800-2005 por ahora.
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