Preguntas con etiqueta 'system-verilog'

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(Sistema) Verilog: ¿extrayendo un bus / vector más pequeño de un bus más grande?

¿Cuál es la mejor práctica para crear un bus, que es solo la extracción de ciertos bits de un bus más grande? No quiero almacenar los números de índice para realizar la búsqueda en el programa generar si se pudiera evitar ... Esperaba algo como...
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¿Cómo convertir los diseños de verilog para los productos Xilinx a Quartus? [Principiante]

Estoy intentando ejecutar un diseño complejo que usa tanto los archivos verilog como los archivos verilog del sistema en Quartus, pero no funcionan. En parte debido a los errores de sintaxis (a VHDL como asignar salidas adecuadas con el registro...
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Error de sintaxis al seleccionar un rango de un rango

Estoy intentando ejecutar un viejo proyecto de minería de Bitcoin en Vivado. El código antiguo está escrito en Verilog y el resto de mi proyecto está en System Verilog. Tengo un error de sintaxis que no sé cómo resolver. Básicamente se reduce...
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¿Cómo funciona exactamente $ cast?

Cuando se ejecuta un $cast entre una base y una clase de objetos derivados, ¿asigna más memoria para el controlador de clase derivado? $cast(derived, base) En una conversión exitosa, el manejador también podría acceder a miembro...
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SystemVerilog: condición de carrera en la memoria

Hola, seré breve porque mi inglés no es bueno gracias por su paciencia Estoy trabajando en un sistema que controla esta memoria: module Buffer_m #( parameter Word=8, parameter bits_Buffer_address) ( input logic Clk, input logic [b...
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Will temp variable en always_comb crea latch

Tengo el siguiente fragmento de código donde se utiliza una variable temporal para contar el número de 1s en una matriz: // count the number 1s in array logic [5:0] count_v; //temp always_comb begin count_v = arr[0]; if (...
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Asignación bidireccional en Systemverilog

Necesito crear un bloque mux que funcione con pines de entrada. Mi módulo tiene n entradas y n salidas, quiero poder cambiar entre diferentes salidas. El problema que tengo actualmente es que tengo que hacerlo con pasadores de entrada. Así qu...
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IVerilog en CMD: 'la declaración de inclusión no funciona

He escrito el código para cada componente en un Microcontrolador PIC simplemente en diferentes archivos .v. Para crear una instancia de un módulo presente en un archivo diferente al banco de pruebas, escribí la siguiente línea de código: Stack...
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Verilog del sistema: transmisión del array multidimensional del operador al flujo de bits

No puedo averiguar cómo tomar una matriz multidimensional como: bit unsigned [10:0] img [3:0][3:0]; Piensa en esto como una imagen de 4X4 que cada píxel tiene 11 bits en mi memoria que quiero leer, y tengo un pin de entrada que recibe mi...
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conteos de reloj variable en la propiedad de aserción System Verilog

¿Hay alguna manera de introducir conteos de reloj variables en las propiedades de aserción como se muestra en el siguiente ejemplo? Example: property xy_check; @(posedge clk) $rose(x) |-> ( ($past(y, time+1)...