Preguntas con etiqueta 'system-verilog'

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¿Cómo usar la estructura en una interfaz?

Dado que no es posible tener una interfaz en un paquete, ¿cuál es la mejor práctica para administrar la interfaz que contiene struct de un paquete? package myPkg; parameter PARAM = 4; typedef struct packed { logic a...
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"el rango debe ser el índice final en el nombre indexado", la matriz de segmentos del registro de registros del sistema y enviar al módulo

Tengo una matriz 2d (y 1 dimensión más de 11 bits), y no quiero enviar al módulo "cb" la matriz 2d completa, sino solo una parte de él, y entendí que si quiero cortar una array No puedo usar variables no constantes en ambos lados de ":". Ento...
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SystemVerilog: selección de bits sin almacenar el cálculo en la variable

¿Realmente no hay manera de seleccionar bits directamente de un cálculo sin darles un nombre y luego seleccionar los bits del nombre en SystemVerilog? module testbench; logic signed [7:0] x = 8'b11100000; logic signed [7:0] y = 8'b00010100...
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Lea y escriba simultáneamente desde diferentes índices de una matriz asociativa en el sistema verilog

¿Es posible leer y escribir simultáneamente (en paralelo) desde diferentes índices de una matriz asociativa en System Verilog?     
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SystemVerilog Enumerated Multi-Domain Array: ¿cómo declarar / definir?

Aquí hay un ejemplo de cómo definir la matriz 2 * N de tipos de enumeración de {S0, S1, S2, S3}: typedef enumeración lógica [N-1: 0] [1: 0] {S0, S1, S2, S3} state_t; (*) Por lo tanto, cada elemento de la matriz 2 * N anterior puede ser...
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El modelado de fallas se atasca en el circuito combinacional

Un circuito tiene n entradas yn salidas. Se implementa solo con puertas AND, OR y NOT. Además, no hay ramas en abanico. ¿Cuál es el número de fallas s-a que quedan después de colapsar la falla? s-a significa atascado en la falla     
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Carga de instrucción obteniendo un valor incorrecto

He escrito algún código para mips pero en mi programa, la instalación de LW no obtuvo la respuesta correcta. Por ejemplo: Addi A,B,0; li v0,3; sw v0,0(A); lw v1,0(A); Entonces, cuando ejecuto mi programa, recupera la dirección de...
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Verificación ASIC de un FIFO con "n" elementos únicos

simular este circuito : esquema creado usando CircuitLab Tengo un FIFO síncrono. La profundidad de la FIFO es 32. Cada vez que la FIFO tiene 7 o "n" elementos únicos en su interior, la señal "única" se pone ALTA. ¿Cómo pruebo la señal "...
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Verificación ASIC de un conmutador multipuerto

simular este circuito : esquema creado usando CircuitLab Tengo un DUT que puede tomar paquetes de las 4 interfaces idénticas (A, B, C, D) Los paquetes de un puerto pueden ir a cualquiera de los puertos de salida (1,2,3,4). Ejemplo: los...
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Modelsim: No se ha resuelto la referencia defparam a algún lugar

En Quartus ii schematic diagram , he generado un lpm_ff . Entonces he convertido el diseño a un archivo .v. cuando quiero usar este flip-flop en un módulo, se compila sin problemas, pero cuando quiero simularlo con modelsim re...