Quiero probar mi archivo de registro antes de conectarlo a ALU.
Así que escribí un banco de pruebas para mi archivo de registro.
// 16 x 32 register file with two read, 1 write port
module regfile(
input logic clk, we3,
in...
Utilicé $ fopen, $ fclose y $ fwrite en mi código verilog. Funcionó con simulación, pero cuando hice la implementación de FPGA no está funcionando. Mi pregunta es que estos trabajos con implementación de FPGA también o no?
¿Cuál es el código Verilog para la operación de longitud de bit? Ejemplo: Si Y = 45897, necesito BitLength (Y) = 16. El código verilog para BitLength (Y) es? Por favor, ayúdame a escribir esto.
always_comb begin
for (index = 0; index < NUM_REQUESTORS; index++ ) begin
if (valid[index]) begin
grant = index;
break ;
end
end
end
Mi conjetura es que sintetizará en una cadena...
Tengo la asignación anterior y esto es lo que tengo hasta ahora en verilog:
module eightbit_palu(input [7:0]a,
input [7:0]b,
input [1:0]sel,
output [7:0]f,...
Básicamente estoy configurando diferentes señales de control para que la ALU realice operaciones en verilog. Pero he intentado todas las formas posibles de escribir lo que quiero, pero en vano, ¿puedes ayudarme? ¿Cómo debo configurar estas señal...