conteos de reloj variable en la propiedad de aserción System Verilog

¿Hay alguna manera de introducir conteos de reloj variables en las propiedades de aserción como se muestra en el siguiente ejemplo?

Example:

  property xy_check;
            @(posedge clk) 
                $rose(x) |-> ( ($past(y, time+1) === 1'b1) && ($past(y, time) === 1'b0) );
  endproperty

Donde tiempo es la cantidad variable que representa el conteo de reloj.