Estoy tratando de compilar y sintetizar un diseño escrito con sv2012, pude usar vivado2014.1 para compilar bien, pero tengo un problema en síntesis ya que según Xilinx Vivado no admite instancias jerárquicas: enlace
Probé herramientas como precisión e ISE, pero no son compatibles con sv2012.
¿Qué son las herramientas de síntesis compatibles con SystemVerilog 2012?