Reloj con un período de tiempo variable Verilog del sistema [cerrado]

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Necesitaba ayuda para escribir un banco de pruebas con un período de tiempo de reloj variable. es necesario invocar el reloj mediante una tarea en el banco de pruebas.

    
pregunta rishabh sanjay

1 respuesta

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No necesitas una tarea para hacer esto. Todo lo que necesita es un bloque inicial que use una variable para el período.

int Period=10ns;
int Offset=20ps;
bit Clock;
initial begin
    Clock = 0;
    #(Offset)
    forever #(Period/2) Clock = ! Clock;
   end

initial begin
   #100ms Period = 8ns;
   #100ms Period = 6ns;
end
    
respondido por el dave_59

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