Quiero hacer una placa de circuito que tenga la capacidad de configurar (no estoy seguro de si es el término correcto, pero grabar un diseño VHDL (svf, pof file generado por Quartus)) en Altera CPLDs y FPGAs de mi computadora.
Conozco un...
¿Existe una directiva de compilación VHDL (o específica de Quartus2) para ignorar ciertas líneas de código para síntesis?
Quiero que salgan ciertas señales para mi simulación, pero Quartus2 arroja errores sobre la cantidad insuficiente de pin...
Estoy haciendo una salida I2S en VHDL para un proyecto. Este es mi primer proyecto con VHDL y el problema puede ser mi comprensión básica de VHDL.
Este es mi código:
library ieee;
use ieee.std_logic_1164.all;
use IEEE.numeric_std.all;
enti...
La placa SOPC contiene un procesador Altera Stratix, pero la descripción menciona el uso de una IP de núcleo suave Alteras NIOS II. Si es un núcleo suave, ¿por qué estamos usando un procesador Stratix? PIC de: Rapid_prototyping pg.309, aut...
Estoy enviando señales de JTAG a través de un FPGA de Altera a una MCU de TI. Las señales son TMS , TCK , TDO , TDI , nSRST .
También puedo conectar el JTAG directamente a la MCU ya que hay un encabezado jtag de...
Por lo que yo sé, en un FIFO, mientras seguimos leyendo, eventualmente se quedará vacío, es decir, no habrá más datos dentro y su salida se convertirá en 0x0. Si continuamos leyéndolo después de que esté vacío, causaremos un "subdesbordamiento"....
Recientemente, instalé Altera Quartus 15.1 y ahora sigo las instrucciones de "inicio", puedes leerlo aquí . En el paso: para ver el circuito resultante, vaya a Herramientas → Visores de la lista de redes → Visor de mapas de tecnología (post-map...
Habiendo jugado con Verilog por algún tiempo, decidí pasar a implementar diseños en Alltera CycloneIV FPGA usando la suite Quartus.
Comenzando con un simple flip flop en D, me enfrento al primer bloqueo de ruta.
Declaración de problema :...
Tengo un verilog como módulo me sale el error
Error (10137): Verilog HDL Procedural Assignment error object "result" on
left-hand side of assignment must have a variable data type
Si agrego también reg [31:0] result;...
A continuación se muestra el código para la implementación de mi unidad de sucursal. Esta unidad calcula la dirección de destino del salto y la escribe en el registro de la PC.
Hay algunos tipos diferentes de saltos, etc., historia estándar....