Actualmente estoy involucrado en un proyecto universitario para implementar un procesador de un conjunto de instrucciones existente. La idea es que al final del proyecto pueda sintetizar este diseño y ejecutarlo en un FPGA. Todo va bien hasta ah...
Estoy tratando de usar un puerto bidireccional en Verilog para poder enviar datos de recepción a través de él. Mi problema es que cuando intento asignar un valor al puerto dentro de una tarea, pero sigo recibiendo un error.
¿Cuál es la forma...
Estoy buscando una herramienta de software para fines de enseñanza con el fin de enseñar a los estudiantes el hardware digital (a partir del nivel de puertas lógicas).
¿Tienes algo en mente que te permita hacer esquemas gráficos simples y sim...
Con el código no procesal, el circuito digital que representa el código es relativamente obvio.
Sin embargo, con el código de procedimiento, es difícil / imposible ver cómo se traduce en un circuito.
El único método que conozco para convertir...
Estoy empezando a aprender SystemVerilog y trabajar con FPGA, y hasta ahora no he encontrado una manera satisfactoria de probar mi código. Vengo de un fondo de software, y siempre he estado escribiendo pruebas automatizadas exhaustivas para mi c...
En mi diseño Verilog, tengo dos relojes de la misma frecuencia, pero de diferente fase. En este momento, mis restricciones de tiempo se ven así:
create_clock -name clk1 -period "150 MHz" [get_ports clk1]
create_clock -name clk2 -period "150 MH...
Así que realmente he estado golpeando duro el código de ejemplo esta semana en un intento por comprender mejor algunos conceptos básicos de diseño de HDL, específicamente los FPGA con VHDL. El libro que estoy usando (si a alguien le interesa) es...
Intento hacer algo como esto:
always @ (negedge speed_dec or negedge speed_inc)
begin
do something
end
Esto no funciona, ya que la comprobación de 2 aristas negativas es muy exigente y da como resultado solo la comprobación del reloj....
No uso Verilog para nada serio, pero lo uso en mis clases, y estoy empezando a pensar que debo faltar algo sobre el atractivo de la descripción del hardware de comportamiento.
Cuando escribo Verilog siento que la descripción del comportamient...
Estoy sintetizando algunas unidades de multiplicación en Verilog y me preguntaba si generalmente obtendrás mejores resultados en términos de ahorro de área / energía si implementas tu propia CSA utilizando Booth Encoding al realizar solicitudes...